不再盲目追求更小製程！華為拋出「韜定律」：晶片競賽正從空間轉入時間維度

當全球半導體巨人仍深陷在「1.4 奈米、1 奈米」的幾何製程微縮無底洞時，一場顛覆晶片產業底層邏輯的技術海嘯已然爆發。華為半導體業務負責人何庭波在國際電路系統研討會（ISCAS 2026）上正式發表了名為《多層電子系統的時間縮微理論》的署名論文，拋出震撼業界的「韜 (τ) 定律」。

這不僅僅是一個新名詞，更是在地緣政治與物理極限雙重夾擊下，一場將晶片設計從「幾何空間」徹底轉向「時間維度」的非對稱生存之戰。

你可能也意識到了，過去半個多世紀，整個科技界都在奉行摩爾定律：每 18 到 24 個月，晶片上的電晶體數量翻倍。然而在 7 奈米、5 奈米之後，純粹靠把電晶體做小來換取效能的幾何縮微紅利，已經逼近物理與經濟的雙重死胡同。建置一條先進製程產線動輒數百億美元，設計一顆頂級晶片預算甚至突破 10 億美元大關。

在缺乏 High-NA EUV 等最先進光刻機的實務限制下，尋求「後摩爾時代」的替代範式，已經不是要不要做的選擇題，而是如何活下去的必答題。

摩爾定律的經濟學破產：當每一顆晶片的設計預算逼近 10 億美元

在實務部署與晶片製造的底層邏輯中，晶片本質上只有一項工作：搬運並處理數據。

傳統摩爾定律的作法是利用更精準的光刻技術，在微小的晶圓平面上打印出更高密度的電子通路，藉此縮短電子穿梭的距離。然而，當電晶體尺寸逼近原子尺度時，經典物理學的規則開始失效。量子穿隧效應引發的嚴重漏電、訊號串擾以及驚人的散熱功耗，讓幾何縮微的報酬率呈指數級平緩。

更殘酷的是經濟學帳本。海外大廠如台積電（TSMC）、英特爾（Intel）、三星（Samsung）仍在前沿節點拼死廝殺，但 2 奈米甚至未來的 1.4 奈米製程，其巨大的光刻機折舊成本與極度複雜的設計規則，已經將晶片研發變成了專屬於萬億級巨頭的「高風險賭博」。

這正是華為試圖打破的「唯製程論」桎梏。何庭波在論文中提出了一個充滿第一性原理的觀點：摩爾定律過去幾十年的真正價值，從來都不是空間面積的縮小，而是「時間的壓縮」。

更小的電晶體讓開關速度更快，本質上是降低了器件層的時間常數（皮秒級）；更密集的互連降低了訊號傳輸距離，本質上是縮短了晶片層的延遲（納秒級）。既然空間縮小飾演的是手段，為什麼不直接將「時間本身」作為核心度量？這就是「韜 (τ) 定律」的底層物理邏輯——不再執著於將電晶體越做越小，而是定義一套貫穿器件、電路、晶片、系統的特徵時間常數 τ，並將「降低系統整體的有效常數 τ」作為統一優化目標。

硬核轉譯：邏輯折疊與立體堆疊如何「空間換時間」？

要理解韜定律在技術層面的具體實踐，最精妙的跨界隱喻就是「將二維平房改建為三維摩天大樓」。

根據技術分析，傳統的晶片設計是 2D 平面的。數百億個電晶體在晶圓表面排開，訊號在複雜的繞線網絡中穿行。隨著製程前進，晶片內部的「繞線延遲」（Routing Delay）早已遠遠超過電晶體本身的「開關延遲」，成為制約效能的致命瓶頸。電子在密密麻麻的水平通路上奔跑，就像在尖峰時段的平面道路上塞車，甚至會因為線路太窄而出現訊號丟失或漏電。

華為提出的 LogicFolding（邏輯折疊） 技術，則是將原本平鋪在晶片表面上的數字、模擬和存儲電路，進行拓撲重組，「折疊」到垂直堆疊的多層有源層（Active Layers）中。

原本需要跨越漫長水平物理距離的訊號傳輸，現在可以藉由垂直的微凸塊（Micro-bumps）或混合鍵合（Hybrid Bonding）技術，直接「搭電梯」上下穿越。這使得實體走線距離被急劇縮短，核心模組在物理空間上極度靠近，進而直接壓縮了時間常數 τ。

韜定律的三大技術核心支柱

• 器件與電路層（LogicFolding）： 擺脫對單一平面光刻製程的依賴。在相對成熟的製程節點上，透過三維空間的拓撲折疊，實現單代晶體管密度提升 55%，能效提升 41%。這相當於用架構創新，跨越了傳統幾何微縮需要 3 年才能達到的世代鴻溝。
• 晶片與架構層（Unified Bus, 統一總線）： 重構計算系統的互連協議。透過統一總線實現超節點的「統一內存編址」與「原生內存語意」，打破傳統馮·諾伊曼架構中 CPU 與內存之間的「存儲牆」限制，大幅砍掉系統通訊時延。
• 系統與封裝層（Hi-ONE 光學 I/O）： 將封裝技術與新材料推至主角位置。引入近封裝光互連引擎，用光子替代銅線導線，解決長距離大頻寬傳輸時的功耗與延遲地獄。

這種全棧式的「軟、硬、芯」協同設計，打破了過去搞工藝、搞電路、搞架構各自為政的混亂局面。現在，不論你是寫編譯器的工程師，還是設計先進封裝的架構師，KPI 通通簡化為同一個指標：你有沒有成功幫整個系統壓縮時間常數 τ？

賽道洗牌：這是一場技術受限的自救營銷，還是產業範式的本質轉移？

不可否認，當華為拋出這條宣稱能「重啟晶片新週期」的新定律時，產業鏈上游也伴隨不小的質疑聲浪。

有部分半導體設備負責人清醒地指出：這套方案是在頂尖 EUV 光刻機受限的客觀前提下，依托架構、演算法等硬核軟性技術實現的「效能等效對標」。它確實能在當前階段為中國國產晶片卸下包袱、贏得喘息空間，但依然無法完全替代硬體材料與光刻製程本身的底層技術攻堅。一旦海外對手在 1 奈米以下製程取得突破，同時也跟進 3D 先進封裝與軟硬體垂直整合，雙方的物理鴻溝可能會再度拉開。

此外，任何一條產業定律的確立，除了技術上的可行性，更取決於「經濟學帳本」是否算得過來。

摩爾定律之所以統治半導體半個多世紀，核心在於它是一條「普適的經濟學法則」——縮小尺寸的同時，單顆電晶體的生產成本在規模化量產中是不斷下降的。而韜定律依賴的 3D 堆疊、多層邏輯折疊與先進封裝，其製造良率、散熱設計（Thermal Management）以及極度依賴的新型 EDA 工具鏈，每一項都是高難度的工程基本功。當需要大規模量產數千萬片消費級晶片時，這種系統級優化的邊際成本是否能承受市場的殘酷考驗，目前仍是個巨大的未知數。

但我們必須看清的是，尋求「系統級轉型」的非對稱打法，華為絕非孤勇者。

看看海外巨頭的佈局：輝達（Nvidia）在幾何製程之外，將巨大的籌碼押注在 NVLink、NVSwitch、機架級架構與 NVSHMEM 軟體生態上，走的就是系統集成路線；超微（AMD）與台積電緊密結盟，利用 Chiplet（小晶片）與 3DFabric 先進封裝技術打破單一晶圓的面積限制；蘋果（Apple） M 系列晶片的巨大成功，很大程度歸功於統一記憶體架構（UMA）與軟硬體極致的垂直整合。

這些科技巨頭的動作，在第一性原理的視角下，本質上全都是在做同一件事——優化系統的時間常數 τ。只是華為率先將這種散落在各家大廠實踐中的「工程自覺」，提煉並歸納成了一套顯性的理論框架。

撥雲見日：告別唯製程論後的晶片新賽局

幾何時代事實上已經步入黃昏，否認這點並非明智的策略。依賴微縮光刻線寬來實現效能自動倍增的「免費午餐」已經結束，取而代之的是多層電子系統 τ 優化的硬核時代。

根據華為官方披露的數據，在 2020 年至 2026 年這地緣政治最動盪的六年內，他們基於這套方法論已經默默設計並量產了 381 款晶片，覆蓋了手機、AI 算力、智慧汽車與基礎設施等實務場景。這證明了「時間縮微」不是實驗室裡的空中樓閣，而是已經通過規模化量產檢驗的生存策略。

今年秋季即將面世的全新麒麟晶片，將是首款完整檢驗「邏輯折疊」成效的試金石。其規劃的 CPU 核心頻率從今年的 3.1GHz 出發，預計在 2029 年突破 4GHz 大關。這向整個半導體產業發出了一個明確的「拐彎訊號」：下一筆戰略投資與資本配置，應當跟隨系統時間常數 τ 的優化，而非盲目追逐製程節點。晶片封裝、記憶體頻寬、互連架構與全棧優化的戰略地位，已經正式與昔日的先進邏輯製程平起平坐。

然而，這條「換道超車」的長征路上荊棘密布。工具鏈的重構、行業標準的確立、新型 EDA 軟體的開發以及熱力學極限的挑戰，絕非單一企業能獨自攻克。

這正是何庭波廣發英雄帖的深層用意。在半導體演進的十字路口，沒有任何人能獨佔所有答案。未來六到十年，唯有能跳出「唯製程論」思維定勢、主動擁抱全棧時間優化的研發團隊與產業生態，才能在這場晶片新週期的洗牌中，握有最終的賽點。不妨讓我們拭目以待，這棟由「時間」築起的摩天大樓，究竟能蓋到多高。